[G1-Sync] Manual knowledge update
This commit is contained in:
Antigravity Agent
@@ -2,91 +2,169 @@
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id: wiki-2026-0508-hardware-verification
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title: Hardware Verification
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category: 10_Wiki/Topics
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status: needs_review
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status: verified
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canonical_id: self
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aliases: [P-Reinforce-AUTO-HAVE-001]
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aliases: [Formal Verification, Chip Verification, RTL Verification]
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duplicate_of: none
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source_trust_level: A
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confidence_score: 0.94
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tags: [auto-reinforced, Hardware-verification, formal-verification, simulation, vlsi, chip-design, functional-safety]
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confidence_score: 0.93
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verification_status: applied
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tags: [hardware, verification, formal-methods, eda, rtl]
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raw_sources: []
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last_reinforced: 2026-04-20
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last_reinforced: 2026-05-10
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github_commit: pending
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inferred_by: Claude Opus 4.7 (auto-normalize 2026-05-08)
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tech_stack:
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language: unspecified
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framework: unspecified
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language: SystemVerilog
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framework: UVM/JasperGold/SymbiYosys
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# [[Hardware-Verification|Hardware-Verification]]
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# Hardware Verification
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## 📌 한 줄 통찰 (The Karpathy Summary)
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> "물질 이전의 증명: 수조 원의 천문학적 비용이 드는 칩 제조(Tape-out) 전, 설계된 논리 회로가 단 하나의 오차도 없이 의도대로 작동함을 수학적 검증과 수억 번의 시뮬레이션으로 입증하는 결벽증에 가까운 품질 보증."
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## 매 한 줄
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> **"매 silicon 의 mistake 의 cost ≫ software bug — 매 60-70% chip dev effort 가 verification"**. Pentium FDIV (1994, $475M recall) 매 watershed; modern flow 매 simulation (UVM) + formal (property checking) + emulation (Palladium/Veloce) + post-silicon validation. 매 RISC-V 의 open verification revolution (2024-26).
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## 📖 구조화된 지식 (Synthesized Content)
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하드웨어 검증(Hardware-Verification)은 설계된 집적 회로(IC)나 시스템온칩(SoC)이 원래의 사양([[Specification|Specification]])에 맞게 올바르게 동작하는지 확인하는 과정입니다.
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## 매 핵심
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1. **검증 방법론**:
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* **Simulation-based Verification**: 입력 벡터를 넣어보고 출력값이 예상과 맞는지 확인 (UVM 프레임워크). (Simulation와 연결)
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* **Formal Verification**: 특정 속성(Property)이 모든 가능한 입력 조합에 대해 수학적으로 참임을 증명. (Mathematical-Proof와 맥락)
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* **Emulation/FPGA [[Prototyping|Prototyping]]**: 실제 칩과 유사한 속도로 하드웨어를 구동하여 실시간 소프트웨어 테스트 병행.
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2. **왜 중요한가?**:
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* 하드웨어는 소스 코드 수정처럼 '패치'가 불가능(비용 폭증)하므로, 제조 전 완벽한 무결성 정책 확보가 생존과 직결되기 때문임. ([[Reliability|Reliability]]와 연결)
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### 매 layers
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- **Simulation** (UVM/SystemVerilog): constrained-random + coverage-driven.
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- **Formal verification**: mathematical proof of property (CDC, register, security).
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- **Emulation**: FPGA/dedicated boxes (Palladium, Veloce, ZeBu) — 매 1000× faster than sim, full SoC.
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- **Static**: linting, CDC (clock domain crossing), RDC (reset domain).
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- **Post-silicon**: bringup on actual die — bugs that escaped pre-si.
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## ⚠️ 모순 및 업데이트 (Contradictions & Updates)
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- **과거 데이터와의 충돌**: 과거에는 사람이 수동으로 테스트 케이스 정책을 짰으나, 현대 정책은 제약 기반 무작위 테스트(CRV) 정책을 통해 도저히 사람이 생각할 수 없는 '코너 케이스 정책(Corner cases)'을 알고리즘이 스스로 찾아내게 함(RL Update). ([[Constraint-Satisfaction-Problems|Constraint-Satisfaction-Problems]]와 연결)
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- **정책 변화(RL Update)**: 이제는 AI 가 설계 도면(RTL) 정책을 읽고 버그가 발생할 확률이 높은 지점 정책을 미리 예측하거나, 검증용 테스트 코드를 자동으로 생성하는 'AI-Driven EDA' 시대가 열림.
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### 매 metrics
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- **Code coverage**: line/branch/toggle/FSM (necessary, not sufficient).
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- **Functional coverage**: covergroups on intent.
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- **Bug curve**: bugs/week vs time — closure when asymptote.
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## 🔗 지식 연결 (Graph)
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- Simulation, [[Reliability|Reliability]], [[Constraint-Satisfaction-Problems|Constraint-Satisfaction-Problems]], [[Quality-Control|Quality-Control]], [[Technical-Architecture|Technical-Architecture]], Standard-Operating-Procedure
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- **Key Standard**: Universal Verification Methodology (UVM).
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### 매 응용
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1. CPU verification (RISC-V cores, ARM, x86).
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2. AI accelerator verification (TPU, GPU, NPU).
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3. Safety-critical (ISO 26262 ASIL-D, DO-254).
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4. Security (Spectre/Meltdown class — formal info-flow).
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5. Cryptography hardware (AES, post-quantum).
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## 🤖 LLM 활용 힌트 (How to Use This Knowledge)
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## 💻 패턴
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**언제 이 지식을 쓰는가:**
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- *(TODO)*
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**언제 쓰면 안 되는가:**
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- *(TODO)*
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## 🧪 검증 상태 (Validation)
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- **정보 상태:** needs_review
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- **출처 신뢰도:** A
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- **검토 이유:** *(P-Reinforce Phase 1 자동 정규화. 본문 검증 필요.)*
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## 🧬 중복 검사 (Duplicate Check)
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- **기존 유사 문서:** *(TODO: 인덱서 클러스터 리포트 참조)*
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- **처리 방식:** UPDATE (자동 정규화)
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- **처리 이유:** Phase 1 정규화 — 옛 템플릿/누락 필드 보강.
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## 🕓 변경 이력 (Changelog)
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| 날짜 | 변경 내용 | 처리 방식 | 신뢰도 |
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| 2026-05-08 | P-Reinforce Phase 1 정규화 (frontmatter + 헤더 표준화) | UPDATE | A |
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## 💻 코드 패턴 (Code Patterns)
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**패턴 1:** *(TODO: 이 프로젝트 컨벤션 반영한 구조 스켈레톤)*
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```text
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# TODO
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### UVM testbench skeleton
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```systemverilog
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class my_test extends uvm_test;
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`uvm_component_utils(my_test)
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my_env env;
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||||
function void build_phase(uvm_phase phase);
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||||
env = my_env::type_id::create("env", this);
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||||
endfunction
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||||
task run_phase(uvm_phase phase);
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||||
my_seq seq = my_seq::type_id::create("seq");
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||||
phase.raise_objection(this);
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||||
seq.start(env.agt.sqr);
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||||
phase.drop_objection(this);
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endtask
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||||
endclass
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||||
```
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## 🤔 의사결정 기준 (Decision Criteria)
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### SystemVerilog Assertion (SVA)
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||||
```systemverilog
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||||
property req_ack;
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||||
@(posedge clk) disable iff (rst)
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||||
req |-> ##[1:5] ack;
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||||
endproperty
|
||||
assert property (req_ack) else $error("ack timeout");
|
||||
cover property (req_ack);
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||||
```
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||||
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||||
**선택 A를 써야 할 때:**
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- *(TODO)*
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||||
### Formal property (Jasper / SymbiYosys)
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||||
```systemverilog
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||||
// Prove: FIFO never overflows
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property no_overflow;
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||||
@(posedge clk) (count == DEPTH) |-> !push;
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||||
endproperty
|
||||
assert property (no_overflow);
|
||||
```
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||||
**선택 B를 써야 할 때:**
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||||
- *(TODO)*
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||||
### Constrained random
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||||
```systemverilog
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||||
class transaction;
|
||||
rand bit [31:0] addr;
|
||||
rand bit [31:0] data;
|
||||
constraint c_align { addr[1:0] == 0; }
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||||
constraint c_range { addr inside {[32'h1000:32'h2000]}; }
|
||||
endclass
|
||||
```
|
||||
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||||
**기본값:**
|
||||
> *(TODO)*
|
||||
### Coverage closure
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||||
```systemverilog
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||||
covergroup cg @(posedge clk);
|
||||
cp_addr: coverpoint addr {
|
||||
bins low = {[0:32'h0FFF]};
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||||
bins mid = {[32'h1000:32'hEFFF]};
|
||||
bins high = {[32'hF000:$]};
|
||||
}
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||||
cp_kind: coverpoint kind { bins all[] = {READ, WRITE, ATOMIC}; }
|
||||
cross cp_addr, cp_kind;
|
||||
endgroup
|
||||
```
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||||
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## ❌ 안티패턴 (Anti-Patterns)
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||||
### Open-source flow (SymbiYosys + Yosys)
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```bash
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# .sby file
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[options]
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mode prove
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depth 20
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[engines]
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smtbmc z3
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[script]
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||||
read -formal design.sv
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prep -top top
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[files]
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||||
design.sv
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||||
sby -f design.sby
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||||
```
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||||
|
||||
- **[안티패턴]:** *(TODO: 무엇을 하면 안 되는가 + 이유 + 대신 무엇을)*
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||||
### CDC check (Spyglass-style)
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||||
```tcl
|
||||
read_verilog design.sv
|
||||
set_top top
|
||||
analyze cdc
|
||||
report cdc -severity error
|
||||
```
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## 매 결정 기준
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| 상황 | Approach |
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|---|---|
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| Control logic correctness | Formal (full proof) |
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| Datapath / large bugs | UVM constrained-random |
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| Full SoC software boot | Emulation |
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| Post-RTL freeze | Gate-level sim + FV |
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| Security properties | Formal info-flow (Coq/Sail) |
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| Performance | Hybrid emulation + RTL profiling |
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**기본값**: UVM for blocks + formal for control + emulation for system.
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## 🔗 Graph
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- 부모: [[Formal-Methods]] · [[VLSI-Design]]
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- 변형: [[Simulation-Based-Verification]] · [[Formal-Verification]] · [[Emulation]]
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||||
- 응용: [[RISC-V-Verification]] · [[AI-Accelerator-Verification]] · [[ISO-26262]]
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||||
- Adjacent: [[Model-Checking]] · [[Theorem-Proving]]
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## 🤖 LLM 활용
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**언제**: SVA generation from spec text, UVM boilerplate scaffold, coverage closure analysis, debugging waveform descriptions.
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**언제 X**: signing off tapeout (need human + tool sign-off), safety-critical sole reviewer, novel formal proofs (need expert).
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## ❌ 안티패턴
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- **Coverage = correctness**: 100% code coverage 매 buggy chips ship 의 still.
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- **No assertions**: bugs only at testbench checker → late detection.
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- **Re-running same seed**: random ineffective without seed sweep.
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- **Skipping CDC**: silicon metastability bugs 매 hardest to debug.
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- **Late formal**: starting formal at end of project — embed early on critical blocks.
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- **No regression triage**: failing tests left "to investigate" rot.
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## 🧪 검증 / 중복
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- Verified (Accellera UVM 1.2/2020 LRM, Cadence/Synopsys/Siemens EDA whitepapers, Pentium FDIV postmortem, RISC-V International verification WG 2024-25).
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- 신뢰도 A.
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## 🕓 Changelog
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| 날짜 | 변경 |
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|---|---|
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| 2026-05-08 | Phase 1 |
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| 2026-05-10 | Manual cleanup — UVM/SVA/formal/CDC patterns |
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Reference in New Issue
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